EPI (European Processor Initiative) completa con éxito la fase 1

El proyecto EPI (European Processor Initiative) ha completado con éxito la primera fase en estos tres años de vida (2018-2021). A pesar de las limitaciones por la pandemia del SARS-CoV-2, el techo presupuestario del que se dispone, y del tiempo, se han podido entregar los primeros resultados para encaminarse hacia la soberanía tecnológica en Europa.

Entre los aspectos más destacados de este SGA 1 (Specific Grant Agreement 1) están: el GPP o procesador de propósito general Rhea basado en ARM; la PoC del acelerador EPAC basado en la ISA RISC-V; y el microcontrolador o MCU de alto rendimiento para aplicaciones en el sector de la automoción. Así se puede poner las miras en la segunda fase que comenzará en enero de 2022.

General Purpose Processor (GPP)

Atos, SiPearl y el resto de los 28 socios del proyecto EPI (uno de los más importantes es el BSC), definieron las especificaciones arquitectónicas de de este procesador, así como marcaron una hoja de ruta para futuras implementaciones y también para productos derivados del GPP.

Esta unidad se basará en la microarquitectura Arm Neoverse V1 (IP / codiseñada) para poder obtener una base sólida, eficaz, escalable y personalizable para aplicaciones del sector HPC. Además, también se optimizaron las redes con el chip NoC (Network on Chip) con las que permitir transferencias de datos más veloces y con mayor ancho de banda entre los núcleos del procesador, entre el procesador y los aceleradores, E/S y memoria.

Además, para ir acelerando el desarrollo de software y verificar las estimaciones de rendimiento, se creó un prototipo virtual del GPP. Por ahora, el diseño del SoC aún se encuentra solo en diseño RTL, en fase de validación mediante las simulaciones. El resultado final se empezará a usar en 2023 en los supercomputadores europeos.

El resultado ha sido GPP con nombre clave Rhea, y que tiene características únicas:

• Memoria: tiene una arquitectura única, diseñada para conseguir un mayor rendimiento y eficiencia en el manejo de las memorias tipo HBM2E.
• Seguridad: funciones de seguridad built-in IP. Se han integrado tecnologías clave como los SMS (Security Management System) desarrollados por ProvenRun. Por otro lado, la Universidad de Pisa también aportó un IP de cifrado llamado Crypto Tile, un modo de seguridad por hardware con servicios para cifrado asimétrico AES (9 modos), asimétrica (ECC, ECDSA, ECIES, ECDH) y hash (SHA2, SHA3), brindando un mayor rendimiento y menor impacto en el consumo energético. Por supuesto, Crypto Tile también puede almacenar de forma segura las calves y la configuración de seguridad (a prueba de ataques de canal lateral), generar números aleatorios verdaderos (TRNG), compatibilidad con los controladores del kernel Linux, soporte para longitudes de claves extremas, y soporte para el cifrado post-cuántico basado en el algoritmo de tiempo real Lattice como Crystals Kyber y Dilithium.
• Energía: es otra de las claves de EPI, apostando por reducir la huella de carbono y apostar por una computación más verde y sostenible, también se ha mejorado la eficiencia de la electrónica. La Universidad de Bolonia y ETH Zurich diseñaron un controlador de energía basado en RISC-V para integrarlo en Rhea, aprovechando el control avanzado y los algoritmos IA para administrar la energía en SoCs a gran escala. STMicroelectronics también ha puesto su granito de arena, junto con Atos y E4 Computer Engineering, diseñando y fabricando una plataforma de referencia para la gestión y regulación de voltaje.

Tanto los procesadores como los aceleradores europeos para los proyectos EUPEX (EUropean Pilot para Exascale) y TEP (The European Pilot), precursores de los sistemas Exaescala, van por buen camino.

Acelerador EPAC

Fuente: www.european-processor-initiative.eu

Fuente: EPI

El acelerador del proyecto EPI, desarrollado principalmente por el BSC, denominado EPAC (European Processor Acelerator), ofrece una ganancia de rendimiento y reducción del consumo de energía para las cargas de trabajo HPC y la IA.

Se ha empleado una ISA de código abierto para ello (RISC-V), con un diseño 100% europeo. Esto evita las posibles restricciones en el uso de este set que podrían tener otras ISAs propietarias.

Además, desde los implicados en este proyecto, también contribuyen a la comunidad aportando parches para el kernel Linux, controladores para dispositivos, y funciones adicionales para los paquetes de software de código abierto para el sector HPC, como OpenMP y MPI. Incluso hay partes del hardware, como el STX (Stencil/Tensor Accelerator), se desarrollan usando un enfoque de código abierto y licencia permisiva en torno a la plataforma PULP.

En cuanto a las claves de EPAC, destacan:

• VPU (Vector Processing Unit): unidad de procesamiento vectorial en la que ha colaborado BSC y UNIZG. Esta unidad vectorial está basada en el núcleo Avispado de Semidynamics, usando instrucciones RISC-V, y la tecnología Gazzillion Misses™ para un procesamiento más eficiente a nivel energético.
• STX (Stencil/Tensor Accelerator): es un tile con multitud de núcleos basados en RISC-V diseñados por ETH Zurich y Fraunhofer. Unas unidades para acelerar aplicaciones de aprendizaje automático y cargas de trabajo stencil de forma eficiente.
• VRP (Variable Precision Accelerator): ha sido diseñado por CEA, con el objetivo de mejorar la eficiencia y la confiabilidad de las aplicaciones científicas.
• Memoria caché L2 compartida, con L2HN: memoria L2 y nodos de coherencia diseñados por FORTH y CHALMERS, optimizados para grandes anchos de banda manteniendo una coherencia en los múltiples niveles del sistema de memoria.
• NoC  (Network on Chip): todas las unidades y bancos de memoria están enlazados con un NoC de alta velocidad y modular para que se pueda ampliar si es necesario. También se incluye tecnología avanzada SERDES para la comunicación fuera del chip entre chips MP con alto ancho de banda. Tanto el NoC como SERDES han sido diseñados por Extoll.
• PCB: la placa del chip de prueba EPAC fue diseñada por E4 Computer Engineering.

Automoción

En el lado de los derivados EPI para el sector de la automoción, coordinado por Infineon, líder de chips para vehículos, ha puesto las bases para el desarrollo de chips para los coches autónomos europeos. Para ello se ha usado una plataforma innovadora de cómputo de alto rendimiento integrado (eHPC), y un kit de desarrollo de software (SDK).

En términos de seguridad, cumple con creces con los estándares más altos que requiere la conducción autónoma. Véase: Automotive Safety Integrity Level D (ASIL D).

Los vehículos podrán contar con esta plataforma, así como un GPP reducido, en un MCU, y optimizado para el vehículo. Con ello se satisface la demanda de capacidades de cómputo cada vez mayores para los vehículos del futuro, además de ser más rentables y seguros.

BMW, con su modelo X5, ha sido el PoC para probar y demostrar las capacidades de esta plataforma en carretera. Hasta el momento se han podido realizar varias pruebas de conducción para recopilar datos, y evaluar los diferentes escenarios y parámetros de conducción autónoma.

Además, esta plataforma también incluye otros elementos auxiliares como cámaras integradas compatibles con IA y software de análisis de imágenes de radar Elektrobit.

Esta plataforma es escalable y está abierta para integrar más tecnologías. El MCP tiene slots para agregar tecnologías Parallel Processor Array (MPPA®) de  Kalray Massively, detección de objetos utilizando el procesador Coolidge ™ basado en MPPA® de Kalray y eFPGA Menta.

No hay que olvidar tampoco que todo este hardware también viene acompañado del desarrollo de una pila de software para la plataforma eHPC, completando así el ecosistema. Esto incluye un sistema operativo de código abierto para uso en automoción como AUTOSAR, y el del hipervisor L4Re (virtualización).

También se han usado benchmarks para realizar pruebas de rendimiento, se creó gem5 y MUSA como paquetes de simulación, SESAM/VPSim, se ha desarrollado software para la plataforma común de EPI, así como el firmware necesario,

Fuente – Web oficial

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