EPI: EPAC1.0 Test Chip lanzado para fabricación

La European Processor Initiative (EPI) ha comunicado otro nuevo hito en su proyecto para crear el microprocesador europeo para ayudar a la UE a alcanzar la independencia tecnológica en el sector HPC. Este nuevo paso adelante se corresponde con el lanzamiento del primer chip de prueba EPAC 1.0 que está listo para fabricación.

Esta plataforma de alto rendimiento y alta eficiencia energética es un acelerador para los procesadores basados en ARM a los que acompañará. En el caso del acelerador EPAC está basado en la ISA RISC-V. Una arquitectura de código abierto de la que también he comentado bastante en este blog

EPAC combina varias tecnologías de aceleración especializada para diferentes áreas de aplicaciones en supercomputación. Y este primer sample permitirá tener un chip para testar.

EPI EPAC 1.0 die shot

En la imagen anterior se puede apreciar la fisionomía del EPAC:

  • 4x micro-tiles correspondientes a unidades de procesamiento vectorial (VPU) y que se componen a su vez de un núcleo Avispado RISC-V diseñado por SemiDynamics y elementos de procesamiento vectorial diseñados por el BSC y la Universidad de Zagreb. Cada tile también contiene un Home Node y una memoria caché L2 diseñados por Chalmers y FORTH respectivamente. De esa forma proporcionan una vista coherente del subsistema de memoria.
  • También hay aceleradores STX (Stencil and Tensor) diseñados por Fraunhofer IIS, ITWM y ETH Zürich.
  • Y un procesador de precisión variable (VRP) diseñado por CEA LIST.
  • Todo esto se interconecta mediante una red de enlace de muy alta velocidad y tecnología SERDES de EXTOLL.

Una vez se ha culminado el diseño del EPAC, se permitirá su fabricación usando tecnología de bajo consumo con nodo de 22FDX de GlobalFoundries (el troquel resultante tendrá 25mm2). Así se podrán obtener unidades de prueba para su evaluación en una placa basada en un FPGA y diseñada por FORTH, E4 y la Universidad de Zagreb.

El acelerador EPAC funcionaría a más de 1Ghz de frecuencia de reloj, y constaría de un sistema de conexión interno capaz de sincronizar los accesos de datos y operar a velocidades superiores a los 200Gbit/s.

Esto sentará las bases de la próxima generación de aceleradores e interfaces EPAC, que seguirán mejorando su rendimiento y eficiencia energética con tecnologías de 12nm e inferiores, e incluso con la adición de enfoques chiplet.

Más información – Web oficial

Isaac

Apasionado de la computación y la tecnología en general. Siempre intentando desaprender para apreHender.

Deja una respuesta

Tu dirección de correo electrónico no será publicada. Los campos obligatorios están marcados con *

A %d blogueros les gusta esto:

Si continuas utilizando este sitio aceptas el uso de cookies. más información

Los ajustes de cookies de esta web están configurados para "permitir cookies" y así ofrecerte la mejor experiencia de navegación posible. Si sigues utilizando esta web sin cambiar tus ajustes de cookies o haces clic en "Aceptar" estarás dando tu consentimiento a esto.

Cerrar