EPI: demostración del arranque de Linux en su núcleo RISC-V

Un nuevo paso más en el camino hacia la independencia tecnológica de Europa. EPI (European Processor Initiative) ha demostrado que su núcleo RISC-V para HPC es capaz de arrancar sin problemas un sistema operativo Linux. Concretamente se trata del conjunto EPAC 1.0 implementado sobre un FPGA.

Una muestra más de que este proyecto, para desarrollar procesadores IP de alto rendimiento y totalmente europeos, es totalmente viable. En esta ocasión, el protagonista ha sido la primera versión de EPAC (European Processor Accelerator), es decir, el acelerador que acompañará al GPP (General Purpose Processor) y que se basa en la arquitectura RISC-V.

La primera implementación del EPAC 1.0 en el silicio se espera para la segunda mitad del 2021, momento en el que se obtendrá este primer engineering sample. Por ahora, demostrar que arranca Linux con éxito en el subconjunto EPAC 1.0 ya supone un hito técnico muy importante hacia ese objetivo.

Si te interesan conocer más detalles técnicos sobre esta síntesis sobre un FPGA, debes saber que se se compone de:

  • Núcleo Avispado, basado en la ISA RISC-V.
  • La unidad de procesamiento vectorial o VPU (Vector Processing Unit).
  • El NoC (Network on Chip).
  • Una memoria caché L2 compartida, con Coherence Home Node (L2HN).
  • Controladores de interrupción.
  • Periféricos de E/S.
  • Y otros componentes adicionales…
EPAC 1.0 diagrama
Fuente: EPI

Aunque aún sea una síntesis, permitirá acelerar el desarrollo de software para el ecosistema del proyecto EPI para HPC, es decir, como una muestra de ingeniería enfocada a desarrolladores (véase SDV o Software Development Vehicle). Se obtiene así un sistema totalmente utilizable e interactivo para el desarrollo, incluso permitiendo el uso de conectividad Ethernet, y la ejecución de paquetes grandes y complejos, como el multiproceso (p.e.: OpenMP, MPI).

Además, se podrá comenzar a probar y mejorar la arquitectura de estos chips EPAC de próxima generación, como por ejemplo verificar el diseño RTL antes de que se pruebe sobre el silicio. De hecho, este FPGA permitirá realizar pruebas de concepto con software real que permiten ir más allá de las pruebas realizadas mediante simulaciones RTL puras.

Isaac

Apasionado de la computación y la tecnología en general. Siempre intentando desaprender para apreHender.

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